DSSZ
www.dssz.org
Search
Sign in
Create an account
Hot Search :
Source
embeded
web
remote control
p2p
game
More...
Location :
Home
Search - altera
Main Category
SourceCode
Documents
Books
WEB Code
Develop Tools
Other resource
Search - altera - List
【
Other
】
Alter
DL : 0
ALTERA公司附带的ALTER培训资料,比较经典权威-ALTERA Corporation incidental ALTER training materials, compare the classic authority
Update
: 2024-05-09
Size
: 20956160
Publisher
:
3060421006
【
VHDL-FPGA-Verilog
】
PictureBrowser.tar
DL : 0
PictureBrowser 是基于Altera 的DE2 开发板设计图像浏览器,代码是VHDL的-PictureBrowser is based on Altera
Update
: 2024-05-09
Size
: 2040832
Publisher
:
李斌
【
VHDL-FPGA-Verilog
】
altera_avalon_lcd_controller
DL : 0
Altera的基于NIOS II的LCD控制器源代码-Altera
Update
: 2024-05-09
Size
: 31744
Publisher
:
李斌
【
Other Embeded program
】
altera_avalon_cy7c1380_ssram
DL : 0
关于altera的SRAM的读写控制IP代码,有兴趣的朋友可以下去-On the SRAM
Update
: 2024-05-09
Size
: 7168
Publisher
:
liufanyu
【
SCM
】
Multi-ICE_ARM
DL : 0
Altera USB_Blaster下载线制作资料,含图及程序
Update
: 2024-05-09
Size
: 117760
Publisher
:
andy
【
Software Engineering
】
EDA_51
DL : 0
Altera公司提供的NIOS开发板原理图,对利用NIOS实现SOC设计有参考价值-Altera provides the NIOS development board schematics, the realization of the use of NIOS reference value SOC design
Update
: 2024-05-09
Size
: 228352
Publisher
:
wangyunshann
【
VHDL-FPGA-Verilog
】
diff_io_top
DL : 0
LVDS的应用的Verilog HDL例子程序,由altera公司提供。-LVDS Application of Verilog HDL examples of procedures provided by the altera.
Update
: 2024-05-09
Size
: 527360
Publisher
:
wangyunshann
【
VHDL-FPGA-Verilog
】
xulieji
DL : 0
在FPGA上实现序列机 用的是Altera公司的DE1板子-In the FPGA to achieve sequence machine using Altera s DE1 board
Update
: 2024-05-09
Size
: 332800
Publisher
:
YY
【
Embeded-SCM Develop
】
AlterForMAX_II
DL : 0
Altera原装MAX_II开发板原理图,是用protel绘制的-Altera development board MAX_II original schematic is drawn with Protel
Update
: 2024-05-09
Size
: 293888
Publisher
:
小郑
【
Embeded-SCM Develop
】
FHT_example
DL : 0
< ALTERA FPGA/CPLD 高级篇>>光盘资料中 体会“面积和速度的平衡与互换” 例程-<ALTERA FPGA/CPLD senior articles>> CD-ROM in the experience of the size and speed of balance and the exchange of routine
Update
: 2024-05-09
Size
: 229376
Publisher
:
shicheng342
【
Embeded-SCM Develop
】
DDRinterface
DL : 0
《ALTERA FPGA/CPLD高级篇》高速DDR存储器数据接口设计实例- ALTERA FPGA/CPLD High chapter high-speed DDR memory data interface design example
Update
: 2024-05-09
Size
: 24576
Publisher
:
shicheng342
【
Embeded-SCM Develop
】
HSDIinterface
DL : 0
《ALTERA FPGACPLD高级篇》高速串行差分接口(HSDI)设计实例- ALTERA FPGACPLD High chapter Differential high-speed serial interface (HSDI) design example
Update
: 2024-05-09
Size
: 290816
Publisher
:
shicheng342
【
Embeded-SCM Develop
】
LogicLock
DL : 0
《ALTERA FPGACPLD高级篇》LogicLock设计实例- ALTERA FPGACPLD High chapter LogicLock design example
Update
: 2024-05-09
Size
: 2541568
Publisher
:
shicheng342
【
VHDL-FPGA-Verilog
】
source
DL : 1
SDRAM通用接口程序,和Altera所给标准一致-SDRAM generic interface procedures, and to the standards by Altera
Update
: 2024-05-09
Size
: 14336
Publisher
:
王并
【
VHDL-FPGA-Verilog
】
i2c_p_altera
DL : 0
altera i2c slave ip核verilog 编写-altera i2c slave ip to prepare nuclear Verilog
Update
: 2024-05-09
Size
: 1583104
Publisher
:
1984taozi
【
Embeded-SCM Develop
】
ALTERA_DE2_FSM_VHDL
DL : 0
This an exercise in using finite state machines.基于ALTERA的DE2开发 平台,设计一个有限状态机FSM(finite state machines).-This an exercise in using finite state machines. Based on ALTERA s DE2 development platform to design a finite state machine FSM (finite state machines).
Update
: 2024-05-09
Size
: 75776
Publisher
:
sopc
【
VHDL-FPGA-Verilog
】
psk
DL : 0
利用VHDL语言实现在,altera 公司的cyclone芯片上实现数字信号的2psk调制解调功能-The use of VHDL language to achieve, altera s cyclone chip digital signal modulation and demodulation functions 2psk
Update
: 2024-05-09
Size
: 293888
Publisher
:
叶峰
【
Other
】
usbblaster
DL : 0
Altera usb blaster 资料-Altera usb blaster information
Update
: 2024-05-09
Size
: 83968
Publisher
:
老苏
【
VHDL-FPGA-Verilog
】
div
DL : 0
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者,这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
Update
: 2024-05-09
Size
: 2048
Publisher
:
王子
【
VHDL-FPGA-Verilog
】
USBblaster
DL : 0
Altera公司调试CPLD/FPGA用的USBblaster的制作文档,很详细的,已经实践过,绝对没有问题-Altera Corporation debugging CPLD/FPGA used USBblaster production of documents, in great detail, and have done so before, absolutely no problem
Update
: 2024-05-09
Size
: 2271232
Publisher
:
Xinzhong.Ding
«
1
2
...
7
8
9
10
11
12
13
14
15
16
17
...
50
»
DSSZ
is the largest source code store in internet!
Contact us :
1999-2046
DSSZ
All Rights Reserved.