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【VHDL-FPGA-Verilog】 color_converter.tar DL : 0: 此代码实现不同图像颜色制式之间的相互转换，如XYZ<->RGB, 不同标准的RGB<->RGB 以及RGB<->YCbCr之间的转换，包内含有matlab仿真代码m文件、VHDL代码.v文件以及modelsim仿真的testbench文件，相信对大家有一定的帮助-This code different image color conversion between formats, such as XYZ <-> RGB, different standards of RGB <-> RGB and RGB <-> YCbCr conversion between packet contains code m file matlab simulation, VHDL code . v documents and ModelSim Simulation Testbench documentation, I believe everyone will certainly help
Update : 2024-05-17 Size : 339968 Publisher : 王弋妹
【MPI】 floatmul DL : 0: 采用VERILOG 语言进行设计实现32位浮点数乘法运算结果已经验证过放心使用-Verilog design language used to achieve 32-bit floating-point multiplication results have been verified ease of use
Update : 2024-05-17 Size : 1024 Publisher : NOVEI
【VHDL-FPGA-Verilog】 spi_boot-rel_3_2_rev_C.tar DL : 0: spi bootloader详细资料，里面包含C代码和VHDL代码以及testbench以及相关的说明文档，有兴趣的朋友可以下来看看。-spi bootloader detailed information, which contains C code and VHDL code and Testbench and related documentation, interested friends can see them.
Update : 2024-05-17 Size : 192512 Publisher : zheng jun
【Books】 Writing_Testbench DL : 0: Writing_Testbench Functional Verification of HDL Models Janick Bergeron
Update : 2024-05-17 Size : 4112384 Publisher : 虞立
【VHDL-FPGA-Verilog】 verilog DL : 0: 一个桶形移位寄存器的.v文件，含testbench-Shift Registers a bucket. V file containing Testbench
Update : 2024-05-17 Size : 1024 Publisher : QU YIFAN
【VHDL-FPGA-Verilog】 verilog DL : 0: 一个简单状态机的.v文件，含testbench-A simple state machine. V file containing Testbench
Update : 2024-05-17 Size : 1024 Publisher : QU YIFAN
【SCM】 SDTester DL : 0: 这是一个SD卡的TESTBENCH,源码中有如何产生一个特定的命令序列的样例。支持产生任何的SD卡交互过程中用到的命令序列。-This is an SD card TESTBENCH, how to generate source code in a specific order of the sample sequence. Support any of the interactive process of SD card used command sequences.
Update : 2024-05-17 Size : 671744 Publisher : 胡博
【VHDL-FPGA-Verilog】 Models_and_Testbenches_11_10_2004 DL : 0: VerilogHDL高级数字设计书中源代码适合学习verilog编程者学习-VerilogHDL advanced digital design book learning Verilog source code for programmers to learn
Update : 2024-05-17 Size : 476160 Publisher : yckai
【VHDL-FPGA-Verilog】 PCIinterfacesourceandtestbenchbasedonFPGA DL : 0: 基于FPGA的PCI接口源代码及Testbenc-FPGA-based PCI interface source code and Testbenc
Update : 2024-05-17 Size : 467968 Publisher : hulin
【VHDL-FPGA-Verilog】 DCT DL : 0: altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim 验证，文件中包含TESTBENCH ，直接可用-altera fpga verilog design table DCT-based search procedures and zigzag scanning procedures, and ModelSim matlab has been verified, the document contains TESTBENCH, directly available
Update : 2024-05-17 Size : 15400960 Publisher : alison
【VHDL-FPGA-Verilog】 rom DL : 0: 我用VHDL写的正弦，用FPGA内部ROM，有仿真testbench,在quartus里可以运行。在板子里已经验证-I used to write VHDL sinusoidal, using FPGA internal ROM, has simulation testbench, you can run in Quartus. Yard has already been verified in the plates
Update : 2024-05-17 Size : 651264 Publisher : jimmy
【VHDL-FPGA-Verilog】 PWM DL : 0: 脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench-Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench
Update : 2024-05-17 Size : 348160 Publisher : horse
【Other】 writing_testbenches_2r) DL : 0: 验证是制造出功能正确的芯片的必要步骤，是一个证明设计思路是如何实现的过程。本书首先介绍验证的基本概念和各种工具，验证的重要性和代价，比较了不同的验证方法，以及测试和验证的区别。然后从方法学的角度探讨了验证的策略和层次，介绍了覆盖率模型和如何制定完整的验证计划。在验证的方法和技术方面，本书引入了硬件验证语言（HVL），讨论了使用行为描述进行高层次建模的方法，介绍了施加激励和监视响应的技术，以及通过使用总线功能模型把物理层次的事务抽象为更高层次的过程，并结合各种测试语言讲解了仿真管理的各个要素。本书提出了覆盖率驱动的受约束的随机事务级自检验测试平台，并围绕这种结构对其中各个部分原理及设计要素进行了系统的讨论。本书还介绍了如何编写自检验测试平台、设计基于总线功能模型的随机激励发生器。　　本书适合于从事ASIC、SoC及系统设计与验证的人员阅读。-err
Update : 2024-05-17 Size : 702464 Publisher :
【VHDL-FPGA-Verilog】 VCchuankou DL : 1: verilog ADPLL file with testbench
Update : 2024-05-17 Size : 206848 Publisher : xgh
【VHDL-FPGA-Verilog】 Flash_ctrl_vhdl_tb DL : 0: ＶＨＤＬ编写的flash控制器源代码.包含testbench。-Prepared by flash controller VHDL source code. Contains testbench.
Update : 2024-05-17 Size : 5120 Publisher : chaowang
【Other】 testbench DL : 0: 电机的测试平台，可测电流，热电偶，转速，与yokokawa的测功机通讯，并记录为xls数据表的程序-Motor test platform, measurable current, thermocouples, speed, and the dynamometer yokokawa communications, and record the data tables for the procedure xls
Update : 2024-05-17 Size : 393216 Publisher : wesley
【VHDL-FPGA-Verilog】 Full_Adder DL : 0: 內含fulladder結構檔,電路檔,測試檔(testbench)以及執行檔(.do)-Fulladder file containing the structure, the circuit file, test file (testbench), as well as executable file (. Do)
Update : 2024-05-17 Size : 2048 Publisher : 蕭宇德
【VHDL-FPGA-Verilog】 xapp199(E) DL : 0: vhdl的testbench编写的文档，英文版的，可以看懂-VHDL Testbench for the preparation of documents, in English, you can understand
Update : 2024-05-17 Size : 197632 Publisher : xwy
【VHDL-FPGA-Verilog】 sha-1 DL : 0: 本算法基于leon2协处理器接口标准，内含testbench，在modelsim中仿真通过，在ise9.2中综合及后仿真通过。-The algorithm is based on the leon2 co-processor interface standard, including testbench, ModelSim simulation in the adoption, in ise9.2 integrated and adopted after the simulation.
Update : 2024-05-17 Size : 15360 Publisher : ninghuiming
【VHDL-FPGA-Verilog】 32bit_RISC_CPU DL : 0: 32 risc cpu的参考设计，内涵完整的testbench-32 risc cpu s reference design, the connotation of complete Testbench
Update : 2024-05-17 Size : 2444288 Publisher : zys

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