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【Other】 Full-Adder DL : 0: 用VHDL实现的全加器，采用dataflow style编写，是学习VHDL入门级的好范例. 包括主程序和测试程序-Full adder by using VHDL, dataflow style writing. It is a good example of VHDL especially for the entry-level leaner（Testbench included）
Update : 2024-05-19 Size : 1024 Publisher : chenzhang
【Streaming Mpeg4】 adder DL : 0: 基于vhdl硬件描述语言的8位加法器的设计-Based on the design of the 8-bit adder VHDL hardware description language
Update : 2024-05-19 Size : 1024 Publisher : 杨治鑫
【VHDL-FPGA-Verilog】 adder DL : 0: adder unit designed in vhdl VHDL stands for VHSIC (Very High Speed Integrated Circuits) Hardware Description Language.
Update : 2024-05-19 Size : 25600 Publisher : android
【VHDL-FPGA-Verilog】 Four-bit-full-adder DL : 0: 四位全加器，是自己编写的，如有错误，请原谅-I have written four full adder, is subject to error, please forgive
Update : 2024-05-19 Size : 39936 Publisher : 王子
【Other】 32bit-adder DL : 0: 用hspice软件写完成的32位加法器,可以完成2个32bit数组的加法运算-32bits adder for hspice
Update : 2024-05-19 Size : 3008512 Publisher : hp
【VHDL-FPGA-Verilog】 adder DL : 0: tis an adder code in vhdl-tis is an adder code in vhdl
Update : 2024-05-19 Size : 11264 Publisher : sag
【Software Engineering】 8-grade-4-pipeline-adder-Verilog DL : 0: 这是一个8位4级流水线的加法器的Verilog程序。-This is a eight grade 4 pipeline adder the Verilog program.
Update : 2024-05-19 Size : 13312 Publisher : 晨晨
【Software Engineering】 21-bit--leading-adder-Verilog DL : 0: 这是一个21位超前进位加法器的verilog程序。-21 bit leading adder verilog program.
Update : 2024-05-19 Size : 3072 Publisher : 晨晨
【Software Engineering】 16-leading-adder-Verilog-program DL : 0: 这是一个16位超前进位加法器的Verilog程序。-This is a 16 bit leading adder verilog program.
Update : 2024-05-19 Size : 4096 Publisher : 晨晨
【VHDL-FPGA-Verilog】 adder DL : 0: adder in vhdl, adder can be add some of inputs and have output in output variabels
Update : 2024-05-19 Size : 4096 Publisher : muslim
【VHDL-FPGA-Verilog】 adder DL : 0: VHDL语言编写，在实验箱上实现加法器的仿真，可行-VHDL language adder simulation experiment box, feasible
Update : 2024-05-19 Size : 5120 Publisher : 吴海梅
【VHDL-FPGA-Verilog】 four-adder-design DL : 0: 可编程逻辑设计-用VHDL语言进行四位加法器的设计-Programmable logic design _ four adder design
Update : 2024-05-19 Size : 1232896 Publisher : lunfei
【VHDL-FPGA-Verilog】 Flying-Adder DL : 0: Flying-Adder是一种新型全数字结构频率合成器，压缩包包含txt文本和说明作用的图片，文本是VHDL代码，代码分为不同模块，再用元件例化。-VHDL Code and Some Images for Flying-Adder Frequency Synthesizer. It s a All-digital Novel Structure.
Update : 2024-05-19 Size : 81920 Publisher : 张震
【assembly language】 adder DL : 0: 加法器程序，c++ builder程序，源程序-adder，can add you want number
Update : 2024-05-19 Size : 2048 Publisher : john
【Algorithm】 ADDER DL : 0: vhdl最基本的入门的一个代码，一位全加器-one-bit adder
Update : 2024-05-19 Size : 1024 Publisher : zhenZ
【VHDL-FPGA-Verilog】 assg-5-(serial-bit-adder) DL : 0: 4 bit adder using four full adder’s structural modeling style
Update : 2024-05-19 Size : 65536 Publisher : milind
【VHDL-FPGA-Verilog】 1.Area-Efficient-Carry-Select-Adder DL : 0: Area efficient carry save adder
Update : 2024-05-19 Size : 201728 Publisher : arev
【VHDL-FPGA-Verilog】 Adder DL : 0: 8bit low power pipelined adder-8bit low power pipelined adder
Update : 2024-05-19 Size : 1024 Publisher : arev
【SCM】 adder DL : 0: 实现一个4位二进制数加法器，实验时用高低电平开关作为输入，用发光二极管管作为输出。-A 4-bit binary adder, experiments with high and low level switch as an input, as output light emitting diode tube.
Update : 2024-05-19 Size : 11264 Publisher :
【MiddleWare】 4bit-parallel-adder DL : 0: The program contains verilog code for 4bit parallel adder
Update : 2024-05-19 Size : 2048 Publisher : dorababugfree

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