VHDL-FPGA-Verilog List Page 4301

VHDL-FPGA-Verilog list

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若干74HCxxx的Verilog源码。 Downloaded：1: 包括：74HC85、74HC138、74HC161、74HC151、74HC373 74HC4017、74HC238、74HC194等器件的Verilog编码实现。为.V文件，也可直接用记事本等打开。
Update : 2010-10-25 Size : 5.57kb Publisher : ylzhao168
add xilinx embeded ip Downloaded：0: add xilinx embeded ip
Update : 2010-10-26 Size : 4.46mb Publisher : jiexiongw
FPGA-verilog-交通灯 Downloaded：3: 采用verilog编写的代码，用FPGA实现交通灯控制，包含有数码管显示控制，倒计时控制，状态机等，是练习Verilog代码编写的一个很好的实例！
Update : 2010-10-28 Size : 2.09kb Publisher : hangman_102@126.com
FPGA控制VGA显示（Verilog） Downloaded：2: 用FPGA开发板控制VGA显示，以800*600的分辨率，首先在屏幕的正中央依次出现“新”“年”“快”“乐”四个汉字，并分别移动到屏幕的四个角落，接着在屏幕中部从左至右依次出现“Happy New Year”英文字样，然后出现三个由小到大再消失的圆形图标模拟烟花，最后在黑屏中闪烁金星。字体均采用不同颜色，增添喜庆气氛。本代码是练习VGA控制，ROM调用，时序控制及状态机运用的一个综合实例！
Update : 2010-10-28 Size : 11.34kb Publisher : hangman_102@126.com
(2,1,3)卷积码编解码 Downloaded：3: (2,1,3)卷积码编解码，viterbi译码
Update : 2010-10-28 Size : 3.19mb Publisher : zhaohua5269
testbench模版 Downloaded：0: testbench测试模版
Update : 2010-11-04 Size : 664byte Publisher : lmyapple
同步FIFO设计 Downloaded：0: 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
Update : 2010-11-04 Size : 1.24mb Publisher : lavien520@163.com
1602的FPGA控制 Downloaded：0: 利用Altera的FPGA控制1602的模块
Update : 2010-11-09 Size : 780.82kb Publisher : qiuwangsha
并串转换XILINX Downloaded：0: 嵌入式中实现并串转换的VERILOG程序+VHDL程序两个版本，是xilinx版本的，权威但繁琐
Update : 2010-11-10 Size : 1.38kb Publisher : awenor
70V631_VHDL_Model.zip Downloaded：0: 针对IDT公司71v631的fpga设计，VHDL语言模型。
Update : 2010-11-12 Size : 5.17kb Publisher : lixbggbb
基于Altera FPGACPLD的电子系统设计及工程实践 Downloaded：0: 基于Altera FPGACPLD的电子系统设计及工程实践
Update : 2010-11-13 Size : 26mb Publisher : wendy0518
de1_default 内含有ps2鼠标代码 Downloaded：0: 很好的ps2鼠标源代码
Update : 2010-11-15 Size : 1005.36kb Publisher : 286178551@qq.com

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